• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Dievorliegende Erfindung bezieht sich auf ein Verfahren zum Bereitstelleneiner Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess,wobei die Dreifach-Wanne vor der epitaktischen Abscheidung implantiertwird.
    公开号:DE102004014923A1
    申请号:DE200410014923
    申请日:2004-03-26
    公开日:2004-11-11
    发明作者:Patrik Algotsson；Karin Andersson；Hans NORSTRÖM
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-8238
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf ein Verfahren zum Bereitstelleneiner Dreifach-Wanne (triple well) in einem epitaktisch basiertenCMOS- oder BiCMOS-Prozess.
    [0002] Ineinem CMOS- oder BiCMOS-Prozess der Hauptrichtung kann eine P-Wanne/p-Wannein einem NMOS in ein P/p-Typ-Substrat implantiert werden und somitist die Vorspannung der p-Wanne gemeinsam für alle NMOS-Transistoren aufeinem Chip. Um eine globale Vorspannung zu vermeiden, kann eine Dreifach-Wannen-Option angewandtwerden. Die Verwendung einer Dreifach-Wanne ist von früher bekanntund ein Verfahren zum Bereitstellen einer Dreifach-Wanne wurde früher veröffentlicht,siehe z.B. US-Patent Nr. 6.388.295 und japanisches Patent Nr. 11026601.
    [0003] DieVerwendung einer Dreifach-Wanne stellt erstens eine Möglichkeitbereit, eine separate Vorspannung auf jedem NMOS-Transistors zu haben und somit eineSchwellspannung individuell einzustellen. Für eine analoge RF-Schaltungund vielleicht am wünschenswertestenfür Schaltungenfür gemischteSignale isoliert die Verwendung einer Dreifach-Wanne ebenso dieNMOS-Transistoren und unterdrücktRauscheinkopplungen. Es gibt einige Vorteile, welche durch Verwendungeines Dreifach-Wannen-Konzeptserreicht werden können.In einer integrierten Schaltung kann eine globale Vorspannung für eine Gruppevon Transistoren von Vorteil sein.
    [0004] Dievorliegende Erfindung bezieht sich auf ein neues Verfahren zum Bereitstelleneiner tiefen N-Wanne/n-Wanne wie einer Dreifach-Wanne. Der konventionelleProzessfluss unter Verwendung einer Dreifach-Wanne weist eine implantiertePhosphor-Dotierungtief in das Silizium auf, die durch Verwendung einer Hochenergie-Implantationhergestellt wird. Die vorliegende Erfindung schlägt stattdessen die Verwendungeiner Arsen-Dotierungvor, die vor der Abscheidung der epitaktischen Schicht implantiertwird. Arsen ist bevorzugt, da es langsamer diffundiert als Phosphorund eine bessere Gitteranpassung aufweist. Das Arsen wird tief indas Silizium implantiert, um seinen Einfluss auf die Transistor-Parameterzu minimieren. Die Tiefe einer nachfolgenden p-Wannen-Implantationnach einer epitaktischen Abscheidung des NMOS-Transistors bestimmtdie Tiefe der Dreifach-Wannen-Implantation. Das Verfahren wird bevorzugtfür einenflachen Graben-Isolations-Prozess (STI, Shallow Trench Isolation)vorgesehen. Die Tiefe des STI darf diese Arsen-implantierte Dreifach-Wannenicht erreichen. Dies bedeutet, dass eine zusätzliche N-Typ-Dotierung eingeführt werdenmuss, um den Pfad unterhalb des STI abzuschneiden. Dies kann durchVerwendung einer zusätzlichenN-Implantation in Reihenfolge mit der Dreifach-Wannen-Implantationvor der/einer epitaktischen Abscheidung durchgeführt werden. Die standardmäßige n-Wannen-Implantationdes PMOS-Transistors kann ebenso verwendet werden, um diesen Pfadabzuschneiden. Diese n-Wannen-Implantation wird nach der STI-Ätzung und-Füllungdurchgeführt.Die Energie wird solchermaßen gewählt, dassdie N-Typ-Dotierung das Gebiet unterhalb des STI erreicht und zusammenmit der tiefen n-Wanne eine gute Isolation des PMOS-Transistors bildet.
    [0005] DieEinführungder tiefen N-Implantation vor der epitaktischen Abscheidung bildetim Wesentlichen die Substanz des ersten Patentanspruchs der Erfindung.Die Verwendung von Arsen in dieser Art der Anwendung bildet dieSubstanz des zweiten Patentanspruchs der Erfindung.
    [0006] DieseProzessreihenfolge kann in einfacher Weise einem standardmäßigen CMOS/BiCMOS-Prozessflusshinzugefügtwerden.
    [0007] DurchVerwendung dieses Konzepts wird es möglich, eine Gruppe von NMOS-Transistorenin ein und derselben Insel zu haben, die von der Umgebung isoliertsind. Diese Erfindung stellt ebenso fest, dass eine Gruppe von NMOS-Transistoren,welche dieselbe Vorspannung haben werden, von der standardmäßigen N-Wannen-Implantationoder einer zusätzlichenN-Typ-Implantationvor der epitaktischen Abscheidung umgeben werden sollten, welchesim Wesentlichen die Substanz des dritten Patentanspruchs der Erfindungbildet.
    [0008] EineHinzufügungeiner zusätzlichen Bor-Dotierung,die unterhalb des STI hinzugefügt wird,bildet im Wesentlichen die Substanz des vierten Patentanspruchsder Erfindung. Abhängigvon dem Typ oder Prozess könnteder (spezifische) Widerstand des p-Typ-Pfads unterhalb des STI hochsein, was eine kurze Distanz zwischen den p-Wannen-Kontakten erfordert.Um in der Lage zu sein, diese Distanz zu erhöhen, kann eine zusätzliche p-Typ-Implantationvor der epitaktischen Abscheidung auf dieselbe Weise eingeführt werdenwie die tiefe Wannen-/tiefe N-Wannen-Implantation.Diese Implantation muss auf solche Weise optimiert werden, dasssie nicht durch die Dreifach-Wannen-Implantation hindurch schneidet undeinen leitfähigen Pfadzu dem Substrat etabliert. Die p-Wanne des NMOS-Transistors kannauf solche Weise geformt werden, dass sie tiefer reicht als dieSTI-Tiefe und somit den Widerstand des Strompfades unterhalb des STIherabsetzt.
    [0009] 1 ist eine Schnittansichteines p-Typ-Substrats.
    [0010] 2 ist eine Schnittansichtdes p-Typ-Substrats mit einer implantierten Dreifach-Wanne entsprechendder Erfindung.
    [0011] 3 ist eine Schnittansichtdes p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechendder Erfindung, wobei eine Implantation des n-Typ-Dotierstoffs gezeigtist.
    [0012] 4 ist eine Schnittansichtdes p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechendder Erfindung, wobei eine Implantation eines p-Typ-Dotierstoffsgezeigt ist.
    [0013] 5 ist eine Schnittansichtdes p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechendder Erfindung, wobei eine Isolation zwischen geschaffenen verschiedenenInseln gezeigt ist.
    [0014] 6 ist eine Schnittansichtdes p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechendder Erfindung mit drei NMOS-Transistoren.
    [0015] Umdie vorliegende Erfindung zu verstehen, wird ein besonderes Beispielbeschrieben. Die dem Fachpersonal bekannten Details werden weggelassen.Die folgende Beschreibung ist eine Abfolge von Prozess-Schrittenund kann in einen CMOS- oder BiCMOS-Prozess als ein separates Moduleingefügt werden.Es werden keine Details überden Fluss vor oder nach diesen Prozess-Schritten gegeben. Von denAusrichtungsmarkierungen wird ebenso angenommen, dass sie in einemfrüherenSchritt gemacht wurden und in der beschriebenen Sequenz verwendetwerden können.
    [0016] Inder 1 ist eine Schnittansichteines p-Substrats 1 gezeigt. Der Dotierungspegel des Substratswird abhängigvon der Anwendung fürden Schaltkreis gewählt.Das Konzept wird von der Wahl des (spezifischen) Widerstands nichtbeeinträchtigt, solangedieser hochohmig ist.
    [0017] Aufdiesem Startmaterial folgt eine Sequenz von drei Implantationenvor einer epitaktischen Abscheidung. Eine erste Maske 2 wirdeingesetzt, um eine Dreifach-Wanne 3 in bevorzugten Gebietenbereitzustellen. Die Maske 2 weist Öffnungen nur in Gebieten direktoberhalb solcher Gebiete auf. Unter der Verwendung dieses strukturiertenResists 2 als eine Maske folgt eine Ionen-Implantation 4 vonArsen. Diese Implantation 4, die eine vorgesehene Dotierungsdosisvon 2 × 1013 cm–2, eine Energie von480 keV und einen Neigungswinkel von 0° aufweist, dringt tief in dasSubstrat ein. In der 2 istder Schritt dieser Implantation und die bereitgestellte Dreifach-Wannen-Region 3 gezeigt.
    [0018] EinnächsterMaskenschritt 5 wird durchgeführt, um eine zusätzlichen-Typ-Implantation 6 zu maskieren, die das Bauelement oderGruppen von Bauelementen in einer selben Insel zu umgeben. DieseImplantation muss auf solche Weise durchgeführt werden, dass kein p-Typunterhalb eines STI 12a in implantierten Gebieten zurückbleibt.Sie muss ebenso mit der Dreifach-Wanne verbunden sein, um sicherzustellen,dass keine p-Typ-Region diese Implantation von der Dreifach-Wannesepariert. In 3 ist dieImplantation dieses n-Typ-Dotierstoffs gezeigt.
    [0019] Eineletzte Dotierung 8 zielt darauf ab, unterhalb des STI 12b zuenden, das späterin dem Prozessfluss bereitgestellt wird. Es weist eine separate strukturierteResist-Maske 9 auf. Die Dosis und die Energie von dieserImplantation wird so gewählt, dasssie die Dreifach-Wanne 3 erreicht. Sie sollte so hoch wiemöglichsein, jedoch nicht die Dreifach-Wanne 3 schneiden. Aucheine laterale Diffusion, die Einfluss auf Design-Regeln haben könnte, mussin Betracht gezogen werden, wenn die Dosis und die Energie bestimmtwerden. Wenn die Design-Regeln gesetzt werden, sollte die Implantation insolcher Weise optimiert werden, dass der (spezifische) Widerstanddes Strompfades unterhalb des STI minimiert werden sollte. In der 4 ist die Implantation dieserp-Typ-Dotierunggezeigt.
    [0020] DieseBeschreibung gibt solchen drei Implantationen eine besondere Reihenfolge.Es kann jedoch jede Permutation in der Reihenfolge der Implantationengemacht werden und die gewollte Struktur kann immer noch erreichtwerden.
    [0021] Nachsolchen drei maskierten Implantationen wird ein epitaktisches Wachstumdurchgeführt. Einemaskierte Ätzungin das Silizium erfolgt darauf in diese epitaktische Schicht. Dieerhaltenen Gräben werdenmit einem dielektrischen Material, wie einem Hochdichte-Plasma-Oxid(HDP) gefülltwerden und dann durch chemisches und/oder mechanisches Polierenwie CMP planarisiert werden. Solche Kästen, STI 12, werdenfür dieIsolation zwischen den Bauelementen in dem Prozess, wie gezeigtin 5, sorgen. Soweitwurde kein absoluter Wert fürdie Tiefe und die Dicke erwähnt.Der Grund dafürist, dass dieses Konzept in einem weiten Bereich für solchewerte funktionieren wird. Die folgende Bedingung wird jedoch benötigt, umdas Konzept dazu zu bringen, zu funktionieren. Die epitaktischeDicke, die STI-Tiefe und die Tiefe der genannten drei Implantationen mussaufeinander wie folgt bezogen werden. Das STI sollte die Dreifach-Wannenicht erreichen. Der p-Typ sollte nicht in dem Gebiet implantiertwerden, wo der n-Typ implantiert werden wird. Der umgebende n-Typ mussdie Dreifach-Wanne erreichen und jeden p-Typ unterhalb des STI inden implantierten Gebieten schneiden. Die Dreifach-Wanne muss tiefgenug sein, damit sie keinerlei größeren Einfluss auf das Verhaltendes Transistors hat.
    [0022] DieAnzahl der Maskenschritte sind ein Maß für die Komplexität der Technologie.In dieser Abfolge werden drei zusätzliche Schichten in den grundlegendenProzessfluss eingeschlossen. Um dies auf nur noch eine extra Maskezu reduzieren, können p-Wannen-Implantationenanstelle von 8 verwendet werden und eine n-Wanne oder ein vergrabenerKollektor kann anstelle von 6 verwendet werden und dies wird dieHerstellungskosten reduzieren.
    [0023] Indieser bereitgestellten Struktur kann ein konventionelles NMOS-Bauelementdurch einen konventionellen CMOS- oder BiCMOS-Fluss der Hauptrichtungerzeugt werden. In der 6 sind Querschnitteder drei NMOS-Transistoren gezeigt. Die Anschlüsse der p-Wanne 6 undder Dreifach-Wanne 3 sind in der Darstellung nicht sichtbar. Drain 14,Source 15 und Gate 13 können in der Figur gesehen werden.Falls ein einzelnes Bauelement separat vorgespannt wird, ist diezusätzlichep-Typ-Implantationnicht notwendig. In diesem Fall ist das umgebende STI 12a dasselbeSTI wie das STI 12b, das das Bauelement isoliert. Diesbedeutet, dass die zusätzlichen-Typ-Implantationunter demselben STI wie das das Bauelement isolierende STI seinwird. In dem Fall, in dem mehr als ein Bauelement in derselben Inselhergestellt wird, wird dieser zusätzliche n-Typ nur unter demumgebenden STI sein. Der p-Typ wird unter dem STI sein, das durchdieses umgebende STI und die n-Typ-Implantation eingeschlossen wird.
    权利要求:
    Claims (5)
    [1] Verfahren zum Bereitstellen einer Dreifach-Wannein einem epitaktisch basierten CMOS- oder BiCMOS-Prozess, gekennzeichnetdurch Implantieren der Dreifach-Wanne vor der epitaktischen Abscheidung.
    [2] Verfahren nach Anspruch 1, gekennzeichnet durch Verwendenvon Arsen beim Implantieren der Dreifach-Wanne, wobei eine langsameDiffusion auftritt.
    [3] Verfahren nach Anspruch 2, gekennzeichnet durch Hinzufügen mindestenseines NMOS-Bauelements in einer bereitgestellten Struktur.
    [4] Verfahren nach Anspruch 2 oder 3, gekennzeichnetdurch Implantieren von Bor vor der epitaktischen Abscheidung.
    [5] Verfahren nach Anspruch 4, gekennzeichnet durch Hinzufügen vonmehr als einem NMOS-Bauelement in einer bereitgestellten Struktur.
    类似技术:
    公开号 | 公开日 | 专利标题
    JP6067907B2|2017-01-25|Isolated isolated integrated circuit device
    JP6349337B2|2018-06-27|分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法
    US10074716B2|2018-09-11|Saucer-shaped isolation structures for semiconductor devices
    US8143120B2|2012-03-27|Multiple doping level bipolar junctions transistors and method for forming
    US4637125A|1987-01-20|Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
    TW486751B|2002-05-11|Integration of high voltage self-aligned MOS components
    US6548874B1|2003-04-15|Higher voltage transistors for sub micron CMOS processes
    US5185535A|1993-02-09|Control of backgate bias for low power high speed CMOS/SOI devices
    US4835115A|1989-05-30|Method for forming oxide-capped trench isolation
    DE4233236C2|1995-09-14|Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür
    US6010926A|2000-01-04|Method for forming multiple or modulated wells of semiconductor device
    JP2578204B2|1997-02-05|半導体デバイスの製造方法
    US6096589A|2000-08-01|Low and high voltage CMOS devices and process for fabricating same
    US5580798A|1996-12-03|Method of fabricating bipolar transistor having a guard ring
    TWI229450B|2005-03-11|Semiconductor device and the manufacturing method thereof
    US4884117A|1989-11-28|Circuit containing integrated bipolar and complementary MOS transistors on a common substrate
    US6949424B2|2005-09-27|Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology
    US5770504A|1998-06-23|Method for increasing latch-up immunity in CMOS devices
    TWI336507B|2011-01-21|Integrated circuit modification using well implants
    US7727848B2|2010-06-01|Methods and semiconductor structures for latch-up suppression using a conductive region
    US5024965A|1991-06-18|Manufacturing high speed low leakage radiation hardened CMOS/SOI devices
    US4855244A|1989-08-08|Method of making vertical PNP transistor in merged bipolar/CMOS technology
    US5427964A|1995-06-27|Insulated gate field effect transistor and method for fabricating
    US4734382A|1988-03-29|BiCMOS process having narrow bipolar emitter and implanted aluminum isolation
    JP3101585B2|2000-10-23|Ｍｏｓトランジスタ及びその製造方法
    同族专利:
    公开号 | 公开日
    CN1571142A|2005-01-26|
    US20040219733A1|2004-11-04|
    SE0300924D0|2003-03-28|
    US7008836B2|2006-03-07|
    CN1571142B|2010-05-26|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-11-11| OP8| Request for examination as to paragraph 44 patent law|
    2013-06-22| R003| Refusal decision now final|
    2013-06-22| R011| All appeals rejected, refused or otherwise settled|
    2014-10-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    2015-01-15| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|Effective date: 20141001 |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]